时序设计注意
时序电路的设计比组合逻辑复杂，需要仔细考虑时钟分配、建立保持时间、时钟偏斜等因素。 在FPGA/ASIC设计中，时序收敛是关键挑战。异步设计虽然灵活，但容易产生竞争冒险， 现代设计推荐使用同步电路，所有触发器由同一时钟驱动。
7.4 时序逻辑电路
数字电路基础
🎯 学习目标
- 理解时序逻辑电路的特点和与组合逻辑的区别
- 掌握触发器的基本原理和类型
- 了解常见时序逻辑电路模块
- 理解时序电路中的时序约束
时序逻辑电路
时序逻辑电路是"数字电路基础"这一章中的第4节内容。 时序逻辑电路具有记忆功能，输出不仅取决于当前输入，还与历史状态有关。 本节将介绍时序逻辑电路的基本原理和典型应用。
⚡ 触发器类型
| 触发器类型 | 触发方式 | 特点 | 典型应用 |
|---|---|---|---|
| D触发器 | 边沿触发 | 数据锁存，简单可靠 | 寄存器、移位寄存器 |
| JK触发器 | 边沿触发 | 功能最全，可配置 | 计数器、分频器 |
| T触发器 | 边沿触发 | 翻转功能，计数专用 | 二进制计数器 |
| 锁存器 | 电平触发 | 透明传输，易毛刺 | 总线锁存 |
⏱️ 时序参数
关键时序约束
- 建立时间：时钟上升沿前数据必须稳定的时间
- 保持时间：时钟上升沿后数据必须稳定的时间
- 传播延迟：时钟到输出的延迟时间
- 时钟偏斜：不同触发器时钟边沿到达时间差
- 最大工作频率：满足所有时序约束的最高频率
🔧 常用时序电路
🔢
计数器
同步计数
异步计数
可编程计数
⬅️
移位寄存器
串入并出
并入串出
环形移位
💾
存储器
SRAM
DRAM
FIFO
⚠️
📝 本节小结
✅
- • 理解了时序逻辑电路的特点
- • 掌握了触发器的基本原理和类型
- • 了解了常见时序逻辑电路模块
- • 理解了时序约束的重要性